这一系列三页讨论了当 FPGA 设计中存在多个时钟时会发生什么（这种情况经常发生），以及与不同时钟同步的逻辑应该如何交互。在某些情况下，当时钟相关时，不需要特别注意。然而，当时钟不相关时，故事变得更加复杂。
这样或那样，重要的是 FPGA 设计工具以反映时钟之间实际关系的方式应用时序约束（timing constraints），更重要的是，逻辑如何处理这些时钟。
所有这些都在这三个页面中讨论：
这一系列三页讨论了当 FPGA 设计中存在多个时钟时会发生什么（这种情况经常发生），以及与不同时钟同步的逻辑应该如何交互。在某些情况下，当时钟相关时，不需要特别注意。然而，当时钟不相关时，故事变得更加复杂。
这样或那样，重要的是 FPGA 设计工具以反映时钟之间实际关系的方式应用时序约束（timing constraints），更重要的是，逻辑如何处理这些时钟。
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