这是关于 Partial Reconfiguration 和 Vivado 2020.2的四个教程帖子的主页，因此涵盖了 Xilinx的 series-7 FPGAs 及更高版本。
Xilinx的用户指南 UG909是实现（implementation）项目的权威资源 Partial Reconfiguration 使用 Vivado。这些帖子应被视为对本文档的补充，绝对不能替代它。
还有另一个页面，展示了如何在 Xillybus IP core的帮助下通过 PCIe 或 USB 3.x提交部分比特流（bitstreams）。
本教程的第一篇文章解释了整个事情是如何工作的，关于 Vivado 和 FPGA的 reprogramming 本身。第二篇文章紧随其后，概述了实现与 Partial Reconfiguration的 FPGA project 的过程。
第三篇文章讨论了在 FPGA 加载比特流时会发生什么，以及如何确保它正常恢复运行。第四篇也是最后一篇文章是为那些想要使用 Partial Reconfiguration 作为实现 Remote Update的方式的人准备的。该帖子为 Vivado缺乏对这个用例的自然支持提供了可能的解决方案。为了完成图片，它还简要说明了 Vivado 如何使用 Out-of-Context (OOC) runs 和设计 CheckPoint (DCP) （Design CheckPoint (DCP)）文件来执行 Partial Reconfiguration 工作流程。
这四个帖子是：