这组页面从基础开始讨论时序和时序约束。它结合了理论、关于如何编写时序约束的实用建议，以及大量时序报告（timing reports）示例：
- 时序(Timing)就是一切
- 逻辑设计中时序(timing)的基础知识
- 时钟周期约束(clock period constraint)及其时序分析(timing analysis)
- 关于时钟周期约束(clock period constraint)的更多信息
- 时序收敛(Timing Closure)的艺术
- 时序收敛(timing closure)策略
- 时钟周期约束(clock period constraint)和时钟对象(clock objects)
- 使用 Tcl 命令选择逻辑单元(logic elements)
- 时序 exceptions(Timing exceptions)
- 时序约束(Timing constraints)和跨时钟域(clock domain crossing)
- 时序约束(Timing constraints)为 multi-cycle 路径
- 选择 I/O 时序的策略
- SDC 语法中的I/O 时序约束
- 验证时序约束(timing constraints)是否正确
- 在 SDC 时序约束中使用通配符(wildcards)和 -hierarchical