作为我的博客的副产品，我在该网站上收集了一些与 FPGA 相关的帖子以及其他一些主题。目前，这些是此处发布的页面：
- 逻辑设计技术
- Crossing 时钟域
- 时钟域(Clock domains)、 related 时钟和 unrelated 时钟
- Metastability 和跨时钟域(clock domain crossing)的基础知识
- 跨时钟域(Clock domain crossing)带数据
- 初始化 FPGA 和复位(resets)
- Verilog中的算术
- 在设计中使用 IP
- FPGA FIFOs: 从介绍到高级主题
- FPGA FIFOs简介
- FPGA FIFOs: 不同的功能和变体
- Verilog中 single clock FIFOs 的实现
- FIFO 和 EOF 用于防御溢出(overflow)
- 通过添加寄存器(registers)在 FIFOs 上改进时序(timing)
- Multi-Gigabit transceivers的基础知识
- 约束(Constraints)和控制设计工具
- 时序(Timing)和时序约束(timing constraints)
- 时序(Timing)就是一切
- 逻辑设计中时序(timing)的基础知识
- 时钟周期约束(clock period constraint)及其时序分析(timing analysis)
- 关于时钟周期约束(clock period constraint)的更多信息
- 时序收敛(Timing Closure)的艺术
- 时序收敛(timing closure)策略
- 时钟周期约束(clock period constraint)和时钟对象(clock objects)
- 使用 Tcl 命令选择逻辑单元(logic elements)
- 时序 exceptions(Timing exceptions)
- 时序约束(Timing constraints)和跨时钟域(clock domain crossing)
- 时序约束(Timing constraints)为 multi-cycle 路径
- 选择 I/O 时序的策略
- SDC 语法中的I/O 时序约束
- 验证时序约束(timing constraints)是否正确
- 在 SDC 时序约束中使用通配符(wildcards)和 -hierarchical
- FPGA 作为电子元件
- 在 I/O block内部使用寄存器(registers)
- Source-synchronous 输出
- Source-synchronous 输入
- 将 01-signal 采样与 source-synchronous 输入结合使用
- 特定于 FPGA 供应商的主题
- 特定于 AMD FPGA (Xilinx)的主题
- set_input_delay 和 set_output_delay 约束上Vivado的时序分析(timing analysis)
- set_max_delay 和 set_min_delay上Vivado的时序分析(timing analysis)
- Vivado: 在综合(synthesis)之后找到“最大频率”
- Vivado: FPGA bitstream programming 的 FPGA 与 Linux command-line
- 比较 Vivado的 block 设计文件
- Partial Reconfiguration 与 Vivado: 主页
- 用 Vivado理解 Partial Reconfiguration
- Partial Reconfiguration 和 Vivado的操作方法
- Xilinx Partial Reconfiguration: 复位(Reset)和 decoupling
- Remote Update 与 Vivado上的 Partial Reconfiguration
- 在 Versal APAC FPGAs上使用 FIFOs
- 特定于 Intel FPGA (Altera)的主题
- 一般话题
- 关于 Xillybus的页面索引
- Xillybus快速入门指南
- Linux上 Xillybus 的“Hello, world”测试
- 微软 Windows(Microsoft Windows)上 Xillybus 的“Hello, world”测试
- 自定义 Xillybus IP cores快速入门指南
- 带 Xillybus的简单数据采集(data acquisition)
- 访问 Xillybus的设备文件(device files)
- 其他话题
- 有关 Xillinux 和 Smart Zynq的页面索引页