FPGA의 적절하고 안정적인 작동을 보장하려면 resets 또는 다른 방법으로 FPGA를 초기화해야 합니다. 그러나이 주제는 종종 무시되고 Verilog 또는 VHDL의 코드 패턴을 사용하는 것으로 축소되며 reset이 있고 다른 사람들이 사용하는 방식으로 사용되면 모든 것이 괜찮다는 잘못된 믿음이 있습니다.
세 페이지로 구성된 이 시리즈는 이 주제에 대한 주요 고려 사항을 간략하게 설명합니다.
첫 번째 페이지 는 asynchronous resets 의 일반적인 사용이 기껏해야 부분적으로 작동하는 이유를 설명합니다. asynchronous resets를 전혀 사용하지 않는 사람들은 안전하게 건너뛸 수 있습니다.
두 번째 페이지 에서는 synchronous resets 대 asynchronous resets및 logic초기화를 위한 기타 옵션에 대해 설명합니다.
세 번째 페이지 는 보다 실용적인 접근 방식을 취하고 있으며 사용자(예: reset button)의 reset 요청에 대한 응답뿐만 아니라 powerup 이후에 FPGA를 올바르게 불러오기 위한 reset controller를 제안합니다.
다시 한 번, 다음은 제목이 있는 링크로 세 페이지입니다.