3페이지로 구성된 이 시리즈에서는 FPGA design 에 clock이 두 개 이상 있을 때 어떤 일이 발생하는지(종종 그런 경우가 있음)와 다른 clocks 와 동기화된 logic이 상호 작용해야 하는 방법에 대해 설명합니다. 어떤 경우에는 clocks가 관련될 때 특별한 주의가 필요하지 않습니다. 그러나 clocks가 관련이 없을 때 이야기는 더 복잡해집니다.
이런 식으로 또는 다른 방식으로 FPGA design 도구가 clocks간의 실제 관계를 반영하는 방식으로 timing constraints를 적용하는 것이 중요하며, 더 중요한 것은 logic이 이러한 clocks를 처리하는 방식입니다.
이 모든 것이 다음 세 페이지에서 설명됩니다.