황금률은 다음과 같습니다. 모든 operands는 signed여야 합니다.
Verilog은 unsigned 숫자에 강한 경향이 있는 것 같습니다. 다음 중 하나는 unsigned 값을 산출합니다.
- 두 operands가 모두 signed 인 경우를 제외하고 두 operands에서 모든 작업.
- 명시적 "s" 수정자가 사용되지 않는 한 명시적 base (예: 12′d10)와 함께 제공된 숫자
- bit-select의 결과
- part-select의 결과
- Concatenations
따라서 결론은 $signed system function을 사용하거나 signed wires 및 signed registers를 정의하는 것입니다.
예를 들어, signed register 에 unsigned register를 곱하고 결과를 signed 값으로 처리하려면(물론) 다음과 같이 하십시오.
reg [15:0] a; // Unsigned
reg signed [15:0] b;
wire signed [16:0] signed_a;
wire signed [31:0] a_mult_b;
assign signed_a = a; // Convert to signed
assign a_mult_b = signed_a * b
signed_a는 "a"보다 하나의 bit 넓기 때문에 항상 0인 sign bit을 위한 자리가 있습니다. 이 추가 bit이 없었다면 a의 MSb는 signed_a (MSb = most significant bit)에서 sign bit 로 취급되었을 것입니다.
"a" 대신 {1′b0, a} 와 같은 것으로 signed_a의 MSb를 명시적으로 결정하는 것이 실수로 필요할 수 있습니다. 그러나 Verilog standard는 표현식만이 숫자가 signed 인지 unsigned인지를 결정한다는 점에 대해 명시적입니다. 따라서 왼쪽은 이 문제에 영향을 미치지 않습니다. 따라서 "a"는 unsigned 값으로 취급되므로 0으로 확장됩니다.