動機
ISEの synthesizer (xst) によって生成されたレポートの下部のどこかに、最も遅い pathの概要と共に、最大周波数が示されています。これは、特に特定の moduleを最適化しようとする場合に便利な機能です。おそらく、 Xilinx の人々がこの「最大周波数」が誤解を招く可能性があると考えたため、 synthesis と Vivadoの後にそのような数値は示されていません。もしそうなら、彼らには2つの正当な理由がありました：
- 「最大頻度」などというものはありません。 ツールは timing constraints に注意を払い、それに応じて最善を尽くします。簡単に言えば、あなたがそれを求めない限り、特定の周波数を得ることができないかもしれません。
- 一般的な designには、周波数の異なる clocks が多数あります。最も遅い path は、とにかく遅い clock に属している可能性があります。
それでも、完全な implementationの Via Dolorosa の前に物事がどこにあるのかを把握することが役立つ場合があります。
Vivadoでそれを行う方法
何よりもまず: 期待どおりに timing constraints を設定します。または、少なくとも、どの clock が重要で、どれが遅い可能性があるかを明確にする方法で。次に、 designで synthesis を実行します。
synthesis が正常に完了したら、 synthesized design を開きます (左側の bar の「Open Synthesized Design」をクリックするか、 Tcl コマンド「open_run synth_1」を使用します)。
Tcl windowでは、コマンドを書きます
report_timing_summary -file mytiming.rpt
完全な post-synthesis timing report を mytiming.rptに書き込みます。 「report_timing_summary」だけで consoleに出力されます。
左側の barの「Synthesized Design」の下に「Report Timing Summary」オプションもありますが、 GUI インターフェイスを使用してレポートから情報を取得するのは難しいと思います。
レポートを読む
ルール #1 : synthesis report は概算にすぎません。 routing delays は推測です。 implementation が関係なく成功する timing failures を報告する可能性があり、 implementation が巨大に失敗する場合 (特に FPGAの logic usage が 100%に近づく場合) はすべて問題ないと言う可能性があります。
今すぐ行動する： 最初に注目すべきは clock summary と Intra Clock Tableであり、 Vivado がどの clockにどのように名前を付けたかを知ることができます。例えば、
------------------------------------------------------------------------------------------------
| Clock Summary
| -------------
------------------------------------------------------------------------------------------------
Clock Waveform(ns) Period(ns) Frequency(MHz)
----- ------------ ---------- --------------
clk_fpga_1 {0.000 5.000} 10.000 100.000
gclk {0.000 4.000} 8.000 125.000
audio_mclk_OBUF {0.000 41.667} 83.333 12.000
clk_fb {0.000 20.000} 40.000 25.000
vga_clk_ins/clk_fb {0.000 20.000} 40.000 25.000
vga_clk_ins/clkout0 {0.000 1.538} 3.077 325.000
vga_clk_ins/clkout1 {0.000 7.692} 15.385 65.000
vga_clk_ins/clkout2 {0.000 7.692} 15.385 65.000
------------------------------------------------------------------------------------------------
| Intra Clock Table
| -----------------
------------------------------------------------------------------------------------------------
Clock WNS(ns) TNS(ns) TNS Failing Endpoints TNS Total Endpoints WHS(ns) THS(ns) THS Failing Endpoints THS Total Endpoints WPWS(ns) TPWS(ns) TPWS Failing Endpoints TPWS Total Endpoints
----- ------- ------- --------------------- ------------------- ------- ------- --------------------- ------------------- -------- -------- ---------------------- --------------------
clk_fpga_1 3.791 0.000 0 12474 0.135 0.000 0 12474 3.750 0.000 0 5021
gclk 6.751 0.000 0 2
audio_mclk_OBUF 76.667 0.000 0 1
clk_fb 12.633 0.000 0 2
vga_clk_ins/clk_fb 38.751 0.000 0 2
vga_clk_ins/clkout0 1.410 0.000 0 10
vga_clk_ins/clkout1 10.747 0.000 0 215 -0.029 -0.229 8 215 6.712 0.000 0 195
vga_clk_ins/clkout2 3.990 0.000 0 415 0.135 0.000 0 415 7.192 0.000 0 211
Clock Summary ( timing constraintsから派生したもの) にリストされている clock frequencies が clock と名前の一致に役立たない場合、 Intra Clock Table 内の各 clock の TNS Total Endpoints は、どの clock がどれであるかを判断するのに役立ちます。したがって、目的の clock の名前が見つかったら、ファイル内でこの名前を検索し、次のようなものを見つけます。
Max Delay Paths -------------------------------------------------------------------------------------- Slack (MET) : 3.791ns (required time - arrival time) Source: xillybus_ins/xillybus_core_ins/unitw_1_ins/unitw_1_offset_limit_1/C (rising edge-triggered cell FDRE clocked by clk_fpga_1 {rise@0.000ns fall@5.000ns period=10.000ns}) Destination: xillybus_ins/xillybus_core_ins/unitw_1_ins/unitw_1_end_offset_0/D (rising edge-triggered cell FDRE clocked by clk_fpga_1 {rise@0.000ns fall@5.000ns period=10.000ns}) Path Group: clk_fpga_1 Path Type: Setup (Max at Slow Process Corner) Requirement: 10.000ns (clk_fpga_1 rise@10.000ns - clk_fpga_1 rise@0.000ns) Data Path Delay: 6.077ns (logic 2.346ns (38.605%) route 3.731ns (61.395%)) Logic Levels: 8 (CARRY4=3 LUT3=1 LUT4=1 LUT6=3) Clock Path Skew: -0.040ns (DCD - SCD + CPR) Destination Clock Delay (DCD): 0.851ns = ( 10.851 - 10.000 ) Source Clock Delay (SCD): 0.901ns Clock Pessimism Removal (CPR): 0.010ns Clock Uncertainty: 0.154ns ((TSJ^2 + TIJ^2)^1/2 + DJ) / 2 + PE Total System Jitter (TSJ): 0.071ns Total Input Jitter (TIJ): 0.300ns Discrete Jitter (DJ): 0.000ns Phase Error (PE): 0.000ns Location Delay type Incr(ns) Path(ns) Netlist Resource(s) ------------------------------------------------------------------- ------------------- (clock clk_fpga_1 rise edge) 0.000 0.000 r PS7 0.000 0.000 r xillybus_ins/system_i/vivado_system_i/processing_system7_0/inst/PS7_i/FCLKCLK[1] net (fo=1, unplaced) 0.000 0.000 xillybus_ins/system_i/vivado_system_i/processing_system7_0/inst/n_707_PS7_i BUFG (Prop_bufg_I_O) 0.101 0.101 r xillybus_ins/system_i/vivado_system_i/processing_system7_0/inst/buffer_fclk_clk_1.FCLK_CLK_1_BUFG/O net (fo=5023, unplaced) 0.800 0.901 xillybus_ins/xillybus_core_ins/bus_clk_w r xillybus_ins/xillybus_core_ins/unitw_1_ins/unitw_1_offset_limit_1/C ------------------------------------------------------------------- ------------------- FDRE (Prop_fdre_C_Q) 0.496 1.397 f xillybus_ins/xillybus_core_ins/unitw_1_ins/unitw_1_offset_limit_1/Q net (fo=5, unplaced) 0.834 2.231 xillybus_ins/xillybus_core_ins/unitw_1_ins/unitw_1_offset_limit[1] LUT4 (Prop_lut4_I0_O) 0.289 2.520 r xillybus_ins/xillybus_core_ins/unitw_1_ins/Mcompar_n0037_lutdi/O net (fo=1, unplaced) 0.000 2.520 xillybus_ins/xillybus_core_ins/unitw_1_ins/Mcompar_n0037_lutdi CARRY4 (Prop_carry4_DI[0]_CO[3]) 0.553 3.073 r xillybus_ins/xillybus_core_ins/unitw_1_ins/Mcompar_n0037_cy[0]_CARRY4/CO[3] net (fo=1, unplaced) 0.000 3.073 xillybus_ins/xillybus_core_ins/unitw_1_ins/Mcompar_n0037_cy[3] CARRY4 (Prop_carry4_CI_CO[3]) 0.114 3.187 r xillybus_ins/xillybus_core_ins/unitw_1_ins/Mcompar_n0037_cy[4]_CARRY4/CO[3] net (fo=3, unplaced) 0.936 4.123 xillybus_ins/xillybus_core_ins/unitw_1_ins/Mcompar_n0037_cy[7] LUT6 (Prop_lut6_I4_O) 0.124 4.247 f xillybus_ins/xillybus_core_ins/unitw_1_ins/unitw_1_wr_request_condition/O net (fo=7, unplaced) 0.480 4.727 xillybus_ins/xillybus_core_ins/unitw_1_ins/unitw_1_wr_request_condition LUT3 (Prop_lut3_I2_O) 0.124 4.851 r xillybus_ins/xillybus_core_ins/unitw_1_ins/unitw_1_flush_condition_unitw_1_wr_request_condition_AND_179_o3_lut/O net (fo=1, unplaced) 0.000 4.851 xillybus_ins/xillybus_core_ins/unitw_1_ins/unitw_1_flush_condition_unitw_1_wr_request_condition_AND_179_o3_lut CARRY4 (Prop_carry4_S[2]_CO[3]) 0.398 5.249 f xillybus_ins/xillybus_core_ins/unitw_1_ins/unitw_1_flush_condition_unitw_1_wr_request_condition_AND_179_o2_cy_CARRY4/CO[3] net (fo=21, unplaced) 0.979 6.228 xillybus_ins/xillybus_core_ins/unitw_1_ins/unitw_1_flush_condition_unitw_1_wr_request_condition_AND_179_o LUT6 (Prop_lut6_I5_O) 0.124 6.352 r xillybus_ins/xillybus_core_ins/unitw_1_ins/_n03401/O net (fo=15, unplaced) 0.502 6.854 xillybus_ins/xillybus_core_ins/unitw_1_ins/_n0340 LUT6 (Prop_lut6_I5_O) 0.124 6.978 r xillybus_ins/xillybus_core_ins/unitw_1_ins/unitw_1_end_offset_0_rstpot/O net (fo=1, unplaced) 0.000 6.978 xillybus_ins/xillybus_core_ins/unitw_1_ins/unitw_1_end_offset_0_rstpot FDRE r xillybus_ins/xillybus_core_ins/unitw_1_ins/unitw_1_end_offset_0/D ------------------------------------------------------------------- ------------------- (clock clk_fpga_1 rise edge) 10.000 10.000 r PS7 0.000 10.000 r xillybus_ins/system_i/vivado_system_i/processing_system7_0/inst/PS7_i/FCLKCLK[1] net (fo=1, unplaced) 0.000 10.000 xillybus_ins/system_i/vivado_system_i/processing_system7_0/inst/n_707_PS7_i BUFG (Prop_bufg_I_O) 0.091 10.091 r xillybus_ins/system_i/vivado_system_i/processing_system7_0/inst/buffer_fclk_clk_1.FCLK_CLK_1_BUFG/O net (fo=5023, unplaced) 0.760 10.851 xillybus_ins/xillybus_core_ins/bus_clk_w r xillybus_ins/xillybus_core_ins/unitw_1_ins/unitw_1_end_offset_0/C clock pessimism 0.010 10.861 clock uncertainty -0.154 10.707 FDRE (Setup_fdre_C_D) 0.062 10.769 xillybus_ins/xillybus_core_ins/unitw_1_ins/unitw_1_end_offset_0 ------------------------------------------------------------------- required time 10.769 arrival time -6.978 ------------------------------------------------------------------- slack 3.791
これはかなり厄介なテキストですが、重要な要素は赤でマークされています。
結論を出す前に、それがあなたが見ている正しい部分であることを確認してください。
- Max Delay Paths セクションです。 mimimal paths セクションは、 hold time 違反を見つけるのに役立ち、最大周波数には影響しません。
- まさに clockです。上記の例では、 clk_fpga_1です。 Requirement 行は、この clock (10 ns = 100 MHz) に対して指定された constraint だけでなく、 clk_fpga_1 の 1 つの rising edge から次の rising edgeに移動することも示しています。
それが完了したら、何が得られるか見てみましょう。 要件は 10 nsで、 slack は 3.791 ns でした (プラスであることに注意してください)。これは、 3.791 nsだけ短い clock period を要求できたということであり、それでも問題ありません。したがって、要求された clock period は 10 – 3.791 = 6.2090 nsである可能性があり、これはほぼ 161 MHzです。
したがって、 clk_fpga_1 に対する「maximal clock」の質問に対する短い答えは 161 MHzです。ただし、 constraints が変更された場合、この数値は変わる可能性があることに注意してください。
そして最後の注意： Data Path Delay は、この最悪の path が遅くなったり速くなったりした原因について、何かを教えてくれます。 delay が logicでどれだけ、(推定) route delaysでどれだけか。以下の詳細な delay report も同様です。より詳細なレポートについては、 timing reportを要求するときに「-noworst」フラグを使用することを検討してください。最悪のケースの paths がいくつかリストされています。これは、 timingの問題を解決するのに役立ちます。